在Verilog中D=#7{A,B,

延迟7个单位（与你的Timescale有关）,将 A/B/C 连接后送给D
如 reg [2:0] d; reg a=1,b=0,c=1;
赋值后,D=3'b101
再问： 如果里面的c=#5 2‘b1 D又等于多少呢？
再答： 和D的范围有关，多的位宽直接忽略，如 reg [2:0] D; a=1'b1, b=2'b1, c=1'b1; D= 3'b011. // {a,b,c} = {b,c};