问题描述:
Error (10170): Verilog HDL syntax error at Verilog1.v(10) near text "["; expecting ";",
always @(iSW or temp)
begin
case(iSW[0])
'b0:[31:0]temp=[32:1]iSW^'b0;
'b1:[31:0]temp=[32:1]iSW^'b1;
default:[31:0]temp=[32:1]iSW;
endcase
end
错误处代码如上,本人初学者,提问前已经上网找答案半小时了,怎么检查都检查不出来,求指导.
always @(iSW or temp)
begin
case(iSW[0])
'b0:[31:0]temp=[32:1]iSW^'b0;
'b1:[31:0]temp=[32:1]iSW^'b1;
default:[31:0]temp=[32:1]iSW;
endcase
end
错误处代码如上,本人初学者,提问前已经上网找答案半小时了,怎么检查都检查不出来,求指导.
问题解答:
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