问题描述:
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延时相关模块的设计如图3所示,接收数据经过经过数据分路模块分为DateA和DateB两路数据,两路数据分别进入延时相关模块存入预先设置的缓存A和B中.其中缓存A和B分为实部和虚部两部分,经过缓存后的数据为4路实部与虚部数据,下一步对其进行相乘运算.
延时相关模块的设计如图3所示,接收数据经过经过数据分路模块分为DateA和DateB两路数据,两路数据分别进入延时相关模块存入预先设置的缓存A和B中.其中缓存A和B分为实部和虚部两部分,经过缓存后的数据为4路实部与虚部数据,下一步对其进行相乘运算.
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