问题描述： 有关verilog HDL语言的请问要实现这个真值表 always@（?）写什么合适? 1个回答 分类：综合 2014-10-03 问题解答： 我来补答 你这样分析这个真值表：1）在Q= 0,即CLR为低有效时,和CLK的状态无关（因为是CLK是X）：说明CLR是异步低有效,所以有always@（ negedge CLR）2）Q其他情况有效时,都在CLK是上升沿时,加上1）里面的,最后是：always@（ negedge CLR or posedge CLK）小结：就是 输出数据变化时,这个变化依赖谁,谁就得写在always@（ ）里面希望能帮到你! 再问： 那第二行的CLK低电平怎么描述呢？？ 展开全文阅读
