问题描述: verilog HDL中这个错误是什么意思? 1个回答 分类:综合 2014-09-24 问题解答: 我来补答 整个形式是这样的,你格式错了,如下.always@(posedge clk)begin//add your codeendalways@(posedge clk)beginif(rst) ...;else if(!four)...;else ...;end 展开全文阅读