Verilog中输入变量能用REG型吗?是不是input a;和reg a;在一个程序中就是连在一起的?可以用reg b

输入信号是可以寄存的,但是需要设计一个寄存器.如果是在语言中编写的话,就需要一个reg型的中间变量来存储输入的input变量.
但是,是寄存器就需要触发,所以对应的,在verilog里最简单的办法就是利用always@()语句,将括号里的敏感变量设置为关于input的电平或者沿触发.
例如电平触发,always@(input1)begin input2
再问： 第一种情况:input input1;reg input1;第二种情况：input input1;reg input2;always@(input1)begin input2